Можно создать чип, который примерно в семь раз крупнее GPU Nvidia Blackwell. Broadcom представила платформу 3.5D eXtreme Dimension System in Kit

Можно создать чип, который примерно в семь раз крупнее GPU Nvidia Blackwell. Broadcom представила платформу 3.5D eXtreme Dimension System in Kit

Для создания огромных и сложных чипов для ИИ

Компания Broadcom представила платформу с довольно длинным названием 3.5D eXtreme Dimension System in Kit (XDSiP), которая выделяется тем, что позволяет создавать чудовищные, по меркам обычных чипов, чипы.

Можно создать чип, который примерно в семь раз крупнее GPU Nvidia Blackwell. Broadcom представила платформу 3.5D eXtreme Dimension System in Kit
фото Broadcom

Речь тут о более чем 6000 квадратных миллиметров. Конечно, это не микросхемы Cerebras размером с iPad, но, для сравнения, самые крупные GPU — это около 800 квадратных миллиметров или чуть более.

Как сказано в пресс-релизе, новая платформа позволяет клиентам разрабатывать пользовательские ускорители для ИИ следующего поколения. На одной подложке с основным чипом располагается до 12 микросхем памяти HBM.

Можно создать чип, который примерно в семь раз крупнее GPU Nvidia Blackwell. Broadcom представила платформу 3.5D eXtreme Dimension System in Kit
фото Broadcom

Broadcom 3.5D XDSiP использует технологию упаковки CoWoS-L от TSMC, которая обеспечивает максимальный размер интерпозера примерно в 5,5 раз больше размера сетки (около 858 кв. мм), или 4719 кв.мм для вычислительных чиплетов, чиплетов ввода-вывода и до 12 стеков памяти HBM3/HBM4. Для максимизации производительности Broadcom предлагает разбить конструкцию вычислительных чиплетов и накладывать один логический чиплет на другой с использованием гибридного медного соединения.

Можно создать чип, который примерно в семь раз крупнее GPU Nvidia Blackwell. Broadcom представила платформу 3.5D eXtreme Dimension System in Kit
фото Broadcom

В данном случае чиплеты тут располагаются лицом к лицу (F2F). Подход F2F обеспечивает до семи раз больше сигнальных соединений, чем обычно, и более короткую маршрутизацию сигналов, снижает энергопотребление в интерфейсах «кристалл-кристалл» на 90%, минимизирует задержку в 3D-стеке и обеспечивает дополнительную гибкость для проектных групп для разделения архитектуры ASIC между верхним и нижним кристаллами.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *

Этот сайт использует Akismet для борьбы со спамом. Узнайте, как обрабатываются ваши данные комментариев.